SwePub
Sök i SwePub databas

  Utökad sökning

Träfflista för sökning "WFRF:(Howard Jason) ;mspu:(conferencepaper)"

Sökning: WFRF:(Howard Jason) > Konferensbidrag

  • Resultat 1-3 av 3
Sortera/gruppera träfflistan
   
NumreringReferensOmslagsbildHitta
1.
  • Vangal, Sriram, et al. (författare)
  • An 80-Tile 1.28TFLOPS Network-on-Chip in 65nm CMOS
  • 2007
  • Ingår i: IEEE International Solid-State Circuits Conference, San Fransisco, USA, 2007. - : IEEE. - 1424408539 ; , s. 98-99
  • Konferensbidrag (refereegranskat)abstract
    • A 275mm2 network-on-chip architecture contains 80 tiles arranged as a 10 times 8 2D array of floating-point cores and packet-switched routers, operating at 4GHz. The 15-F04 design employs mesochronous clocking, fine-grained clock gating, dynamic sleep transistors, and body-bias techniques. The 65nm 100M transistor die is designed to achieve a peak performance of 1.0TFLOPS at 1V while dissipating 98W.
  •  
2.
  • Vangal, Sriram, et al. (författare)
  • A 5.1GHz 0.34mm2 Router for Network-on-Chip Applications
  • 2007
  • Ingår i: 2007 IEEE Symposium on VLSI Circuits. - : IEEE. - 9784900784048 - 9784900784055 ; , s. 42-43
  • Konferensbidrag (refereegranskat)abstract
    • A five-port two-lane pipelined packet-switched router core with phase-tolerant mesochronous links forms the key communication fabric for an 80-tile network-on-chip (NoC) architecture. The 15FO4 design combines 102 GB/s of raw bandwidth with low fall-through latency of 980 ps. A shared crossbar architecture with a double-pumped crossbar switch enables a compact 0.34 mm2 router layout. In a 65nm eight-metal CMOS process, the router contains 210K transistors and operates at 5.1GHz at 1.2 V, while dissipating 945 mW.
  •  
3.
  • Vangal, Sriram, et al. (författare)
  • A 5 GHz floating point multiply-accumulator in 90 nm dual VT CMOS
  • 2003
  • Ingår i: IEEE International Solid-State Circuits Conference, Digest of Technical Papers. - : IEEE. - 0780377079 ; , s. 334-335
  • Konferensbidrag (refereegranskat)abstract
    • A 32 b single-cycle floating point accumulator that uses base 32 and carry-save format with delayed addition is described. Combined algorithmic, logic and circuit techniques enable multiply-accumulate operation at 5 GHz. In a 90 nm 7M dual-VT CMOS process, the 2 mm2 prototype contains 230K transistors and dissipates 1.2 W at 5 GHz, 1.2 V and 25°C.
  •  
Skapa referenser, mejla, bekava och länka
  • Resultat 1-3 av 3

Kungliga biblioteket hanterar dina personuppgifter i enlighet med EU:s dataskyddsförordning (2018), GDPR. Läs mer om hur det funkar här.
Så här hanterar KB dina uppgifter vid användning av denna tjänst.

 
pil uppåt Stäng

Kopiera och spara länken för att återkomma till aktuell vy